portal da computação    ciência da computação     engenharia de computação     pós-graduação webmail
Computação UFPel
A área de Computação da Universidade Federal de Pelotas congrega docentes e pesquisadores ligados à área de Computação na universidade. Composta primariamente por docentes lotados no Centro de Desenvolvimento Tecnológico, é responsável pelos cursos de Ciência da Computação, Engenharia de Computação e Mestrado em Ciência da Computação.
por Julio Carlos Balzano de Mattos, 12 horas atrá

Caros Calouros da Ciência e Engenharia de Computação,

Sejam bem vindos ao Curso de Ciência da Computação e Engenharia de Computação ! As aulas do primeiro semestre de 2015 iniciam no dia 02/03/2015 (segunda-feira). Os horários do primeiro semestre são os seguintes:

Horário dos Calouros da Ciência da Computação:
HorariosCComp-Calouros-2015-1

Horário dos Calouros da Engenharia de Computação:
HorariosEngComp-Calouros-2015-1

Não é necessário procedimento algum para matrícula nas disciplinas, os calouros são matriculados automaticamente pelas coordenações dos Cursos.  O local das aulas é o Campus Anglo da UFPel (a secretaria é no 4 andar – sala 421).

A recepção “oficial” dos novos Calouros onde conversaremos sobre a universidade, curso, etc será nas datas/horários abaixo (na segunda-feira haverá aula com os professores nos horários acima):

1. Ciência da Computação: a recepção será às 13h30 do dia 04/03 na sala 440 (4 andar do Campus Anglo) !

2. Engenharia da Computação: a recepção será às 15h10 do dia 04/03 na sala 414 (4 andar do Campus Anglo) !

Prof. Mauricio Lima Pilla
Coordenador da Ciência da Computação

Prof. Júlio Carlos Balzano de Mattos
Coordenador da Engenharia de Computação

por Julio Carlos Balzano de Mattos, 12 horas atrá

Prezados Alunos,

No links abaixo estão os horários com salas e professores:

Horários da Ciência da Computação

Horários da Engenharia de Computação

Atenção Calouros: os horários dos calouros está na primeira página de cada documento.

Um ótimo início de 2015/1 (as aulas inciam dia 02/03/2015) !

As Coordenações.

 

por Felipe Marques, 2 dias atrás

Os candidatos listados abaixo foram selecionados e estão habilitados a realizar matrícula no Programa de Pós-Graduação em Computação da UFPel como alunos especiais. Estes devem comparecer na secretaria do Programa, sala 421 do Bloco B, Campus Porto, entre os dias 02 e 05 de março de 2015 para efetivar a matrícula, entre as 10h e 18h, conforme instruções abaixo.

Candidatos Selecionados 2015-1

  • Alexandre Gomes da Costa
  • Anderson Weige Dias
  • André Luis Porto Einhradt
  • Cristian Rocha Pereira
  • Eduardo Luzarddi de Carvalho
  • Eric Rossbach da Silva
  • Fernando Aldrighi
  • Gabriel Fonseca Schulte
  • Gaspar de Andrade Pires
  • Marisabel Pastorini de Souza
  • Matheus de Luna Dobke
  • Matheus Santos da Silva
  • Maximiliano França Cavalheiro
  • Miguel Satte Alam Lisbôa
  • Paulo Cesar Sedrez Moncks
  • Rafael Romano Silveira
  • Ricardo Baneiro Heck
  • Vinícius Krolow da Silva

Instruções para Matrícula

Os candidatos selecionados deverão preencher o formulário de matrícula e fornecer os documentos abaixo listados, mesmo já tendo entregue cópia no momento da inscrição, nas datas e local especificados. Os horários das disciplinas ofertadas já estão disponíveis em: HorariosPPGC-2015-1.

  • Formulário de Matrícula;
  • Cópia do Diploma de Graduação ou documento equivalente;
  • Cópia da Carteira de Identidade;
  • Cópia do CPF;
  • Cópia do Título de Eleitor;
  • Cópia do Certificado de Reservista (se aplicável);
  • Cópia da Certidão de Casamento (apenas em caso de mudança do nome).
por Felipe Marques, 3 dias atrás

Os candidatos abaixo relacionados, em ordem alfabética, tiveram suas candidaturas homologadas ao Processo Seletivo para Aluno Especial 2015/1 do PPGC. A lista com os candidatos selecionados neste processo será divulgada até o dia 28 de fevereiro de 2015.

  • Alexandre Gomes da Costa
  • Anderson Weige Dias
  • André Luis Porto Einhradt
  • Cristian Rocha Pereira
  • Eduardo Luzarddi de Carvalho
  • Eric Rossbach da Silva
  • Fernando Aldrighi
  • Gabriel Fonseca Schulte
  • Gaspar de Andrade Pires
  • Marisabel Pastorini de Souza
  • Matheus de Luna Dobke
  • Matheus Santos da Silva
  • Maximiliano França Cavalheiro
  • Miguel Satte Alam Lisbôa
  • Paulo Cesar Sedrez Moncks
  • Rafael Romano Silveira
  • Ricardo Baneiro Heck
  • Vinícius Krolow da Silva
por Computação UFPel, 11 dias atrás

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título: Algoritmos e Arquiteturas de Hardware para a Compressão de Quadros de Referência em Codificadores de Vídeo Digitais

Autor: Dieison Soares Silveira

Banca:

Prof. Marcelo Schiavon Porto (orientador UFPEL)
Prof. Luciano Volcan Agostini (co-orientador UFPEL)
Prof. 
Bruno Zatt (co-orientador UFPEL)

Prof. José Luis Almada Güntzel (UFSC)
Prof. Júlio Carlos Balzano Mattos (UFPEL)
Dr. Guilherme Ribeiro Corrêa (UFPEL)

Data: 03 de março de 2015
Hora: 09:00h
Local: Aud. da Reitoria – 4o. andar – Campus Anglo

Resumo:
Os sistemas de codificação de vídeo atuais vêm exigindo uma largura de banda com a memória cada vez maior para codificar um único quadro do vídeo, isso acontece principalmente devido ao grande aumento nas resoluções dos vídeos digitais, bem como as novas ferramentas de codificação utilizadas pelos codificadores. Muitos módulos dos codificadores de vídeo atuais devem acessar a memória externa para ler ou escrever uma enorme quantidade de dados. Esse processo exige uma largura de banda de memória de grande porte, gerando um consumo de energia elevado para realizar essas tarefas, uma vez que os acessos à memória externa são um dos elementos que exigem mais potência nos sistemas digitais atuais. Portanto, os acessos à memória externa são um dos principais gargalos nos sistemas multimídia atuais, e esse problema torna-se mais evidente quando dispositivos alimentados por bateria são considerados. Nesse sentido, este trabalho propõe soluções algorítmicas e arquiteturais para a redução de largura de banda de memória em codificadores de vídeo digitais. Essa redução é obtida através da compressão, sem perdas de qualidade, dos quadros de referência que são utilizados pela estimação de movimento. Neste trabalho foram desenvolvidas três soluções: o DRFC (Differential Reference Frame Coder), o DRFVLC (Differential Reference Frame Variable-Length Coder) e o DDRFVLC (Double Differential Reference Frame Variable-Length Coder). Todas essas soluções apresentam o mesmo fluxo de funcionamento, aplicando uma codificação diferencial sobre as amostras originais seguida de codificação de entropia. A principal diferença entre eles está na quantidade de codificações diferenciais utilizadas e na abordagem utilizadas para a codificação de entropia. As soluções desenvolvidas atingem altas taxas de copressão, e consequentemente, de redução de largura de banda de memória. O DRFC reduz em média 50,8% das informações, o DRFVLC atinge uma taxa de compressão média de 63,7%, e no DDRFVLC a taxa de compressão média é de 66,7%, sendo essa a maior taxa de compressão entre todos trabalhos estado da arte encontrados na literatura. Arquiteturas de hardware para o três algoritmos, incluindo os módulos codificador e o decodificador, também foram desenvolvidas. As arquiteturas foram descritas em VHDL e sintetizadas para ASIC em standard cells. A síntese foi gerada para duas tecnologias, 180nm e 65nm, e para duas frequências de operação, 62,5MHz e 250MHz. Os resultados das sínteses das arquiteturas mostraram que o DDRFVLC é a solução mais eficiente, dissipando uma potência de 1,13mW na codificação e vídeos HD 1080p, e 3,25mW para vídeos UHD 4K. Este overhead é insignificante, uma vez que essa solução atinge uma redução de potência de 368,9mW (66,1%) a partir da redução dos acessos à memória externa.

por Computação UFPel, 11 dias atrás

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título: Otimizações Algorítmicas e Desenvolvimento de Hardware para o In-loop Filter do Padrão HEVC

Autora: Fabiane Korad Rediess

Banca:
Prof. Luciano Volcan Agostini (orientador UFPEL)
Prof. Marcelo Schiavon Porto (co-orientador UFPEL)

Prof. Vagner Santos da Rosa (FURG)
Prof. Leomar Soares da Rosa Jr. (UFPEL)
Dr. Guilherme Ribeiro Corrêa (UFPEL)

Data: 23 de fevereiro de 2015
Hora: 14:00h
Local: Aud. da Reitoria – 4o. andar – Campus Anglo

Resumo:
 processo de filtragem na codificação de vídeos é uma ferramenta relevante devido ao seu objetivo que é o de suavizar artefatos inseridos pelas demais etapas da compressão qualificando a percepção visual dos vídeos codificados. O padrão HEVC trouxe a proposta de dois novos filtros para o In-loop Filter, o ALF e o SAO, que são o foco deste trabalho. Apenas o filtro SAO foi inserido na versão final do padrão, mas com o objetivo de melhor explorar as potencialidads do ALF, ele também foi inserido na investigação apresentada neste trabalho. É apresentada inicialmente uma revisão bibliográfica destes dois filtros e após este embasamento teórico, é realizada uma análise dos algoritmos destes filtros buscando otimizações que resultassem em uma redução da complexidade computacional, objetivando a sua implementação em hardware. O filtro ALF envolve uma série de operações matemáticas com dados em ponto flutuante, ponto crítico para uma implementação em hardware. Portanto, a otimização proposta foi a substituição destas operações em ponto flutuante por operações em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta otimização é um aumento de apenas 0,05% no bitrate para manutenção da mesma qualidade em comparação à aplicação do ALF com dados em ponto flutuante. Entretanto, a otimização ainda alcança uma redução de 3,38% no bitrate quando comparado a não aplicação do ALF. Foram propostas ainda, neste trabalho, arquiteturas para os núcleos do ALF das versões 3 e 5 do HM, além de uma versão configurável do HM3, em que a arquitetura usa a mesma estrutura para processar qualquer um dos três formatos de filtro. Resultados de síntese para FPGA mostraram que as arquiteturas alcançaram uma taxa de processamento de 40 quadros WQXGA, 39 quadros QFHD e 33 quadros QFHD por segundo, respectivamente. Para o SAO, além da otimização baseada na substituição dos dados em ponto flutuante por dados inteiros, propôs-se também a utilização de precisão fracionária com ponto fixo. Outra otimização proposta para o SAO foi a eliminação de multiplicadores e divisores completos através da aplicação da técnica de loop unrolling à função de custo interna do SAO. Os resultados demonstraram que, com a utilização de dados inteiros, há um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precisão fracionária de 8 bits, houve um ganho de 0,0005% no bitrate para manutenção da mesma qualidade. Com base nestas otimizações, foi proposta uma arquitetura para a função de custo, a qual alcançou uma taxa de processamento de 1.330 quadros UHD por segundo. Também foi proposta uma arquitetura para a realização das etapas de classificação e levantamento estatístico para a geração dos offsets. Esta arquitetura foi desenvolvida para consumir apenas uma amostra por ciclo e alcançou uma taxa de processamento de 44 quadros QFHD por segundo.

por Felipe Marques, 26 dias atrás

Foi lançado o edital de seleção para alunos especiais no curso de Mestrado em Ciência da Computação do PPGC-UFPel, destinado a candidatos interessados em cursar disciplinas regulares e/ou optativas como aluno especial no semestre 2015/1. As inscrições ocorrem do dia 19 de Fevereiro até dia 25 de Fevereiro de 2015, na secretaria do curso. Candidatos selecionados poderão escolher até duas disciplinas para cursar no semestre 2015/1.

Os horários das disciplinas estão disponíveis em: HorariosPPGC-2015-1.

por Felipe Marques, 33 dias atrás

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título: Exploring Independent Gates in FinFET-Based Transistor Network Generation
Autor: Vinicius Neves Possani

Banca:
Prof. Leomar Soares da Rosa Junior (orientadora UFPEL)
Prof. Felipe de Souza Marques (co-orientador UFPEL)

Prof. Paulo Francisco Butzen (FURG)
Prof. Julio Carlos Balzano de Mattos (UFPEL)
Prof. Bruno Zatt (UFPEL)

Data: 29 de janeiro de 2015
Hora: 10:00h
Local: Aud. da Reitoria – 4o. andar – Campus Anglo

Resumo
Inicialmente, este trabalho apresenta uma análise, apontando o impacto da tecnologia FinFET na geração de redes de transistores durante a etapa de síntese lógica. Essa análise apresenta diversos estudos de casos para demonstrar que uma mudança de paradigma vem sendo introduzida pelos dispositivos double gate, como os transistores independent-gate (IG) FinFET. Além disso, o presente trabalho mostra que essa mudança de paradigma deixa uma lacuna a ser explorada, tendo em vista que os métodos de geração de redes de transistores disponíveis na literatura não são capazes de explorar o potencial que os dispositivos double gate oferecem. Então, neste trabalho são propostos dois métodos alternativos para geração de redes de transistors baseadas em dispositivos IG FinFET. Um dos métodos é baseado em grafos e visa encontrar padrões de arranjos promissores para explorar o potencial dos dispositivos double gate. O segundo método proposto visa realizar defatorações em expressões Booleanas a fim de maximizar o uso dos gates independentes de cada transistor IG FinFET. Os experimentos realizados demonstram que os métodos propostos são capazes de gerar redes de transistors IG FinFET otimizadas, com um baixo custo em tempo de execução. Além disso, os resultados obtidos demonstram que de fato os métodos convencionais de geração de redes de transistors não são a melhor alternative para gerar redes baseadas em dispositivos double gate. Com isso, os resultados reforçam a existência de um novo paradigma introduzido pela tecnologia IG FinFET. Enfim, a análise apresentada neste trabalho dá suporte para o desenvolvimento de novas técnicas de geração de redes de transistors IG FinFET.

outras notícias recentes
por Felipe Marques em 28/01/2015
por Julio Carlos Balzano de Mattos em 22/01/2015
por Felipe Marques em
por Felipe Marques em 16/01/2015
por Marilton Sanchotene de Aguiar em 15/12/2014
por Marilton Sanchotene de Aguiar em 12/12/2014
por Marilton Sanchotene de Aguiar em
por Marilton Sanchotene de Aguiar em
por Marilton Sanchotene de Aguiar em
por Marilton Sanchotene de Aguiar em
por Marilton Sanchotene de Aguiar em
por Marilton Sanchotene de Aguiar em
Não há eventos no momento.
CDTec UFPel
Find us on Google+