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Banca de TCC – Murilo Roschildt Perleberg
por Marilton Sanchotene de Aguiar, 284 dias atrás

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2017/2)

Projeto de Hardware Dedicado para a Etapa de Estimação de Movimento do Padrão HEVC Visando o Processamento de Vídeos UHD em Tempo Real
por
Murilo Roschildt Perleberg

Curso:
Engenharia de Computação

Banca:
Prof. Bruno Zatt (orientador(a))
Prof. Vladimir Afonso (coorientador(a))
Prof. Leomar Soares da Rosa Jr.
Prof. Daniel Munari Palomino

Data: 05 de Março de 2018

Hora: 13:30h

Local: Auditório Acadêmico

Resumo do Trabalho: Atualmente existe uma grande demanda por streaming de vídeos digitais através da internet, além de um grande crescimento no número de dispositivos móveis capazes de gravar e reproduzir estes vídeos. Porém, como o processamento destes vídeos digitais envolve uma alta complexidade computacional, o uso de circuitos integrados específicos que realizem a compressão/descompressão de vídeo se torna obrigatório. Além disso, implementações em software não são adequadas, pois geralmente são desenvolvidas para ser executadas em processadores de propósito geral, o que resulta em desempenho insuficiente para algumas aplicações, como é o caso de codificação de vídeo em tempo real e em dispositivos móveis. Quando falamos em codificadores de vídeo, o padrão High Efficiency Video Coding é considerado o estado da arte. Ele possui várias etapas necessárias para a codificação de um vídeo, sendo a Estimação de Movimento a etapa responsável pelos maiores ganhos em termos de compressão. Contudo, a etapa da ME é também a etapa que possui a maior complexidade. A ME possui dois estágios principais, a Estimação de Movimento Inteira e a Estimação de Movimento Fracionária. Na IME, o algoritmo Test Zone Search é o mais utilizado, visto que ele desempenha a sua função rapidamente e sem resultar em grandes perdas na qualidade da imagem. Já para realizar a FME, o padrão HEVC define filtros de interpolação para serem aplicados ao resultado obtido pela IME, o que aumenta a compressão do vídeo. Diversos trabalhos na literatura apresentam o desenvolvimento de uma arquitetura para uma das duas etapas da ME, porém, são poucos os trabalhos que desenvolvem toda a ME seguindo o padrão HEVC. Portanto, existe um espaço não explorado nessa área de pesquisa para o projeto e desenvolvimento de um circuito que realize as duas etapas da ME. Além disso, visto que muitos trabalhos da literatura não possuem o desempenho necessário para o processamento de vídeos com alta resolução em tempo real, a arquitetura deste trabalho é projetada para atingir o processamento de vídeos com resolução Ultra High-Definition 7680x4320p em tempo real. Assim, este trabalho apresenta o desenvolvimento de uma arquitetura de alto desempenho que implementa toda a ME definida pelo padrão de codificação de vídeo HEVC.

Para mais informações acesse: http://wp.ufpel.edu.br/notcc/bancas/historico/2017_2/

CDTec UFPel
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