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Banca de TCC: Gustavo Wrege Gonçalves
por Marilton Sanchotene de Aguiar, 2 anos, 317 dias atrás

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2014/2)

Desenvolvimento de um IP core para DCT e Quantização segundo padão HEVC: Projeto em Electronic System Level
por
Gustavo Wrege Gonçalves

Curso:
Engenharia de Computação

Banca:
Prof. Bruno Zatt (orientador)
Prof. Marcelo Schiavon Porto (co-orientador)
Prof. Vagner Santos da Rosa
Prof. Gustavo Freitas Sanchez
Prof. Júlio Carlos Balzano Mattos

Data: 09 de Dezembro de 2014

Hora: 15:30h

Local: Pós 1, FAT.

Resumo do Trabalho: Atualmente os vídeos digitais ganham cada vez mais espaço no mercado multimídia. Aliado a isso, o aumento das estruturas de comunicação permite transmissão de dados de modo mais rápido e possibilita novas interações pelos consumidores. Nos últimos anos, vídeos de alta definição estão em evidência, já que impressionam pela sua qualidade visual. Além disso, é crescente o número de dispositivos que são capazes de representar tais vídeos, mesmo dispositivos eletrônicos portáteis, que possuem restrições de energia, memória e processamento. Devido a expansão do vídeos digitais, a codificação de vídeo é um tema de extrema importância, visto que com o aumento da resolução a quantidade de informação a ser processada aumenta. Neste contexto, o padrão estado-da-arte em codificação de vídeo, HEVC, foi proposto visando duplicar as taxas de compressão em relação ao padrão anterior. Deste modo, são necessários projetos que apresentem soluções em hardware de alto desempenho para que seja possível realizar processamento de vídeos de alta definição em tempo real. Neste sentido, avaliações de frequência máxima de operação e desempenho são importantes para o sucesso do projeto. Logo, este trabalho de conclusão de curso apresenta o desenvolvimento de um IP core para as transformadas e quantização segundo o padrão em codificação de vídeo HEVC. Para isso são usadas estratégias de Electronic System Level(ESL) para projetar o IP e Register Transfer Level para descrever as arquiteturas utilizadas. Foi utilizada uma arquitetura da DCT 2D de múltiplos tamanhos e foi desenvolvida uma arquitetura para quantização direta. Para o projeto em ESL foi utilizada a ferramenta Qsys System Integration Tool da Altera e foi padronizado com a interface Avalon-ST, assim como cada um dos módulos. Este IP foi sintetizado para um dispositivo FPGA (Field-Programmable Gate Arrays) e apresentou taxa de processamento de 71 quadros por segundo da resolução HD (High Definition) 1080p. Assim, esta solução além de ser capaz de processar quadros HD 1080p com alto desempenho em tempo real, também apresenta flexibilidade e fácil integração com outros IPs, visto que utiliza interfaces padrão da indústria de sistema digitais.

Para mais informações acesse: http://inf.ufpel.edu.br/notcc/doku.php?id=bancas:2014_2

CDTec UFPel
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