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Banca de TCC: Alex Machado Borges

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2016/1)

Otimização e Projeto de Hardware Dedicado para o Pré-Processamento de Vídeo em High Dynamic Range (HDR)
por
Alex Machado Borges

Curso:
Ciência da Computação

Banca:
Prof. Marcelo Schiavon Porto (orientador)
Prof. Bruno Zatt (co-orientador)
Prof. Daniel Munari Palomino
Prof. Rafael Iankowski Soares

Data: 27 de Junho de 2016

Hora: 13:30h

Local: Auditório da Reitoria

Resumo do Trabalho:

A melhoria na qualidade de vídeos sempre é precedida de tecnologias inovadoras, e dentre as tecnologias inclusas na área de pesquisas em codificação de vídeo encontra-se os vídeos em High Dynamic Range (HDR). O grande diferencial dos vídeos nessa tecnologia é a capacidade deles de armazenar e reproduzir um alto grau de contraste, possibilitando ao telespectador visualizar com maior precisão detalhes da cena, independente da iluminação presente nela. No entanto, os reprodutores comerciais ainda não são capazes de representar esse tipo de vídeo, e tampouco os codificadores de vídeos atuais estão preparados para codificar vídeos nessa tecnologia. Assim, o desenvolvimento de um pré-processador de vídeos se faz necessário, a fim de preparar os vídeos em HDR para serem codificados e visualizados pelas demais tecnologias de vídeo atuais. O objetivo deste trabalho é o desenvolvimento de uma arquitetura de hardware dedicada para a etapa denominada Segmented_Spline, baseado na proposta de software referência para pre-processamento de vídeos HDR, visando a codificação com o padrão HEVC. Foram realizadas otimizações nesse software referência, atingindo uma redução de aproximadamente 40% no armazenamento de constantes e de operações matemáticas básicas, desenvolvendo-se então um modelo base para construção de uma arquitetura em hardware para estudos iniciais nesta área. A arquitetura de hardware desenvolvida para o Segmented_Spline do pré-processador foi descrita em VHDL e sintetizada para uma FPGA da família Stratix V da Altera. Os resultados de síntese mostram que a arquitetura é capaz de operar a 16.93MHz com um custo de hardware de 18 mil ALMs.

Para mais informações acesse: http://inf.ufpel.edu.br/notcc/doku.php?id=bancas:2016_1

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