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Banca de TCC: Gabriel Machado Balota
por Marilton Sanchotene de Aguiar, 332 dias atrás

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2016/1)

Desenvolvimento de um IP/Core para Estimação de Movimento em Vídeos de Alta Definição
por
Gabriel Machado Balota

Curso:
Ciência da Computação

Banca:
Prof. Marcelo Schiavon Porto (orientador)
Prof. Bruno Zatt (co-orientador)
Prof. Daniel Munari Palomino
Prof. Rafael Iankowski Soares

Data: 27 de Junho de 2016

Hora: 15:30h

Local: Auditório da Reitoria

Resumo do Trabalho:

Atualmente, os vídeos digitais representam uma grande parte dos meios de comunicação mais utilizados. Os vídeos em alta definição possuem um elevado volume de informações e, por esse motivo, necessitam de compressão para que sejam armazenados e transmitidos. Nos últimos anos, vem crescendo o número de dispositivos eletrônicos que são capazes de representar vídeos digitais, até mesmo dispositivos que possuem restrições de consumo de energia, memória e processamento. O padrão estado-da-arte para a codificação de vídeo é o High Efficiency Video Coding (HEVC), que foi proposto com o objetivo de duplicar as taxas de compressão do seu antecessor, o padrão H.264, mantendo a mesma qualidade visual do vídeo codificado. A codificação de vídeo exige um elevado esforço computacional sobre um elevado volume de dados, que cresce proporcionalmente ao aumento da resolução do vídeo, com isso, soluções de hardware dedicado são fundamentais, para atingir os requisitos de desempenho de energia. A estimação de movimento (ME – Motion Estimation) é um dos módulos que exige mais processamento do codificador, devido ao elevado  número de comparações necessárias para processar todos os blocos de um quadro. A utilização de IPs (Intellectual Property) apresenta uma flexibilidade e fácil integração com outros IPs, visto que utiliza interfaces padrão para sistemas digitais. Logo, este trabalho de conclusão de curso apresenta o desenvolvimento de um IP core para a estimação de movimento, utilizando estratégias de Electronic System Level (ESL). Para o projeto ESL foi utilizada a ferramenta Qsys System Integration Tool da Altera e foi padronizado com a interface Avalon-ST. Este IP foi sintetizado para um dispositivo FPGA (Field-Progammable Gate Arrays) e apresentou uma taxa de processamento de 34 quadros por segundo para uma resolução HD 1080p (1920 x1080 pixels). Assim, esta solução apresenta um IP com alto processamento, capaz de atingir desempenho para o processamento em tempo real, além de flexibilidade e fácil integração a outros IPs, visto que utiliza interfaces com padrões industriais.

Para mais informações acesse: http://inf.ufpel.edu.br/notcc/doku.php?id=bancas:2016_1

CDTec UFPel
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