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Banca de TCC: José Cláudio de Souza Júnior
por Marilton Sanchotene de Aguiar, 325 dias atrás

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2016/1)

Desenvolvimento de Arquiteturas de Hardware Eficientes para o Módulo das Transformadas Discretas dos Cossenos do Padrão HEVC
por
José Cláudio de Souza Júnior

Curso:
Engenharia de Computação

Banca:
Prof. Marcelo Schiavon Porto (orientador)
Prof. Bruno Zatt (co-orientador)
Prof. Júlio Carlos Balzano de Mattos
Prof. Vladimir Afonso

Data: 04 de Julho de 2016

Hora: 13:30h

Local: Auditório da Reitoria

Resumo do Trabalho:

O processo de codificação de vídeos é essencial nos dias atuais, tendo em vista a diversidade de dispositivos capazes de capturar e reproduzir vídeos digitais, somado à elevada quantidade de dados necessários para representar este tipo de mídia, quando não comprimida. Atualmente, o estado-da- arte em codificação de vídeos é o padrão High Efficiency Video Coding (HEVC), o qual permite reduzir drasticamente a quantidade de bits necessárias à representação do vídeo digital. Se por um lado o HEVC permite uma alta compressão dos dados, este apresenta uma complexidade extremamente elevada, gerando a necessidade por implementações em hardware para os módulos que integram este padrão. Tendo isto em vista, este trabalho propõem uma arquitetura de hardware para a decodificação residual presente no processo de codificação do HEVC. A decodificação residual é composta pelos módulos da transformada inversa e quantização inversa. A arquitetura proposta foi projetada visando processar qualquer tamanho de bloco especificado no HEVC, com uma taxa de processamento fixa de 32 amostras por ciclo. Tal abordagem proporciona a arquitetura gerada obter um alto desempenho, viabilizando o processamento em tempo real de vídeos em alta resolução. Resultados de síntese para FPGA demonstraram que a arquitetura é capaz de processar 88 quadros de vídeo Ultra High Definition 8K (UHD4K – 3840×2160 pixels) por segundo. Considerando uma implementação em ASIC, o hardware gerado é capaz de processar 257 quadros UHD4K por segundo, dissipando 43mW.

Para mais informações acesse: http://inf.ufpel.edu.br/notcc/doku.php?id=bancas:2016_1

CDTec UFPel
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