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Banca de TCC – Gustavo Henrique Smaniotto
por Marilton Sanchotene de Aguiar, 294 dias atrás

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2017/2)

Logical and Physical Synthesis Improvements Aiming to Design Optimized Layouts Automatically
por
Gustavo Henrique Smaniotto

Curso:
Engenharia de Computação

Banca:
Prof. Leomar Soares da Rosa Junior (orientador(a))
Prof. Felipe Marques de Souza (coorientador(a))
Prof. Adriel Mota Ziesemer Junior (coorientador(a))
Prof. Vinícius Valduga de Almeida Camargo
Prof. Rafael Iankowski Soares

Data: 27 de Fevereiro de 2018

Hora: 15:10h

Local: Auditório Acadêmico

Resumo do Trabalho: O desenvolvimento tecnológico está transformando o mundo e VLSI para circuitos CMOS é um dos responsáveis por essa mudança. Projetar e construir circuitos otimizados são os maiores desafios tanto da academia quanto da industria. Tradicionalmente ambos adotam um fluxo baseado em standars cells (células padrão) para manufaturar seus circuitos. Por outro lado, um fluxo full-custom (customizado) tem tornado-se importante desde que ele não possui um número reduzido de funções para otimizar o circuito, comparado com o fluxo tradicional. O fluxo full-custom constroi o leiaute otimizado para uma dada função Booleana fazendo uso de ferramentas de EDA. Este fluxo alternativo pode ser dividido em duas sinteses: lógica e física. Enquanto a síntese lógica se preocupa em gerar uma rede de transistores a partir de uma função Booleana, a síntese física gera um leiaute a partir de uma rede de transistores. Este projeto de graduação propõe melhorias para as duas sínteses: reordenamento de transistores na rede para a síntese lógica e folding dos transistores na síntese física. Normalmente, as etapas da síntese lógica visam reduzir a quantidade de transistores na rede e, assim, não consideram alguns aspectos do leiaute durante a geração da rede. Pensando nisso, este trabalho apresenta uma estratégia de reordenamento dos transistores na rede visando otimizar o leiaute final. Já para síntese física este trabalho propõe uma melhoria na técnica de folding dos transistores na ferramenta acadêmica e de código aberto, ASTRAN. As metodologias desenvolvidas neste trabalho foram testadas para funções lógicas presentes em três catálogos. O experimento realizado avalia a área dos leiautes gerados.

Para mais informações acesse: http://wp.ufpel.edu.br/notcc/bancas/historico/2017_2/

CDTec UFPel
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